Modele tuile de rive

Assurez-vous d`avoir activé le port rcfg_tx_digitalreset_release_ctrl sur la carte Intel® Stratix® 10 L-Tile/H-Tile Native PHY, sous options de reconfiguration dynamique, si vous avez l`intention de reconfigurer dynamiquement le ratio de la boîte de vitesses *: 67 (c.-à-d. 32:67, 40:67 et 64:67). pour s`assurer que les canaux de l`émetteur-récepteur sont prêts à transmettre des données, vous devez réinitialiser le PHY de l`émetteur-récepteur. Lorsque vous générez votre IP PHY native de l`émetteur-récepteur, le logiciel Intel® Quartus® prime Pro Edition génère les fichiers HDL qui définissent votre instance de l`adresse IP. En outre, le logiciel Intel® Quartus® prime Pro Edition génère un exemple de script TCL pour compiler et simuler votre conception dans le simulateur ModelSim. Il génère également des scripts de simulation pour Synopsys VCS, Aldec Active-HDL, Aldec Riviera-Pro, et cadence incisive Enterprise. Vous pouvez configurer tous les paramètres de l`AGP TX à l`aide de l`onglet Paramètres PMA analogiques, ou si nécessaire, à travers les affectations QSF correspondantes fournies par l`onglet. Vous pouvez également les reconfigurer à travers les registres décrits dans la vue logique des registres de l`émetteur-récepteur de tuiles en L/H. Le tableau suivant montre les versions de CPRI prises en charge dans le L-/H-Tile. Configurez le noyau IP natif PHY en fonction de votre débit de ligne et de votre schéma de codage prévus.

Vous pouvez utiliser la méthode FIFO de mesure de phase pour mesurer la latence déterministe pour les émetteurs-récepteurs Intel® Stratix® 10 L-Tile et H-Tile. Les FIFOs de mesure de phase remplacent le mode de Registre traditionnel et devraient être largement utilisés. Cette section contient les valeurs de paramètre recommandées pour ce protocole. Référez-vous à l`utilisation de l`Intel® Stratix® 10 L-Tile/H-Tile émetteur-récepteur natif PHY IP Core pour la gamme complète des valeurs de paramètre. Pour déterminer la règle de configuration de l`émetteur-récepteur à sélectionner pour votre protocole, reportez-vous aux protocoles de l`émetteur-récepteur à l`aide de la table Intel® Stratix® 10 H-Tile Native PHY IP Core pour plus de détails sur chaque règle de configuration de l`émetteur-récepteur. Les tuiles Responsive Geezeo prennent en charge tous les types d`affichage et peuvent être intégrées dans une expérience bancaire mobile en ligne et Native sans compromettre les performances du site ou la conception de l`interface utilisateur. Les tuiles les plus populaires incluent l`agrégation de compte, l`analyse des dépenses, l`analyseur de valeur nette, les objectifs de dépense, les budgets, les objectifs d`épargne et les projections de flux de trésorerie. Les tuiles peuvent être facilement modifiées pour prendre en charge les couleurs et les tailles par défaut définies par l`institution financière. Des tuiles Responsive entièrement personnalisées sont également disponibles. Référez-vous à la section “fonctions de débogage” pour plus d`informations, et à la vue logique des registres de l`émetteur-récepteur de tuiles L/H pour la liste complète des registres nécessaires pour utiliser cette fonctionnalité. Référez-vous aux sections RX PMA de la vue logique des registres de l`émetteur-récepteur de tuiles L/H pour plus de détails sur les adresses de Registre, et le chapitre de reconfiguration de l`émetteur-récepteur dynamique Intel® Stratix® 10 pour plus de détails sur l`interface AVMM et comment effectuer lectures et écritures dynamiques dans les paramètres PMA analogiques. Le processeur Intel® Stratix® 10 L-Tile/H-Tile Native PHY IP Core vous montre la profondeur maximale par défaut du FIFO pour le mode choisi.

À compter du 2018 mai, tout nouveau client de Geezeo pourra lancer des tuiles Responsive dès qu`ils auront terminé la mise en œuvre du produit. Référez-vous à la vue logique des registres de l`émetteur-récepteur de tuiles L/H pour les noms d`attribut et les adresses des registres appropriés pour la reconfiguration. Les dispositifs Intel® Stratix® 10 L-Tile et H-Tile tirent parti du bloc PCS standard pour implémenter des protocoles CPRI et Ethernet Sub-10G. Référez-vous à la vue logique des registres de l`émetteur-récepteur de tuiles L/H pour plus de détails sur les registres de streamer de reconfiguration embarqués et les paramètres de bits. Les variantes de périphérique Intel® Stratix® 10 GX/SX prennent en charge les tuiles L et H. Les variantes d`appareils Intel® Stratix® 10 TX et MX prennent en charge les tuiles H et E. Les packages qui prennent en charge L-Tile uniquement et H-Tile prennent également en charge la migration des broches. Si vous sélectionnez VHDL pour votre émetteur-récepteur PHY, seul le wrapper généré par le logiciel Intel® Quartus® prime Pro Edition est en VHDL.